6月17日三星逆天突破！42纳米3D堆叠晶体管全球首现

6月17日, 三星电子宣称, 其半导体研发中心内的研究人员, 在全球范围内首次达成了栅极间距为42纳米的3D堆叠晶体管架构, 这项研究成果, 于近期被选为将在日本京都举办的2026年VLSI研讨会的最佳论文。

在于将此前应用于存储半导体的垂直堆叠概念扩展至逻辑半导体, 这是此次研究的意义所在。在NAND闪存领域, 三星电子借助V-NAND技术突破了存储容量限制。在DRAM领域, 其运用堆叠多颗芯片的HBM技术, 于人工智能时代引领核心内存市场。

权旭贤, 这位三星电子半导体研发中心的相关人士表示, 回顾那些多位资深研究人员的开发历程, 他们借助垂直堆叠结构突破了面积限制, NAND闪存里的V-NAND以及DRAM中的HBM是典型代表, 而这一发展趋势已然自然延续到了逻辑半导体。

三星集团

现有逻辑半导体借助在平面并排安置晶体管的方式来提高集成度, 可是, 随着器件间距缩小, 防止电干扰变得艰难, 小型化面临限度, 业界正留意通过上下堆叠半导体来提升性能的新一代结构。三星电子半导体研发中心TL郑永彩阐释, 当晶体管间距缩小, 绝缘体变薄, 低于一定标准绝缘效果会消逝。要是器件垂直升起, 水平限制将消逝, 这如同密集的单户住宅区演变成多层综合建筑那般。

研究团队借助该技术达成了42纳米的栅极间距, 此间距低于业界现有的48纳米最小数值。另外, 团队运用了直接连接上下晶体管的全新结构, 进而提升了集成度。权旭贤宣称, 42纳米乃是业界至今所达成的最小晶体管尺寸, 并且他们是全球首次达成直接连接上下晶体管的结构。

研究人员做了预计, 这个技术会给人工智能以及高性能计算领域增添半导体方面的竞争力。三星电子半导体研发中心首席研究员是黄东勋, 他声称, 去施行垂直堆叠结构, 就能于一样的面积里放置更多晶体管, 这契合达成人工智能时代客户所需的更小面积、更低功耗以及更高性能。

这项研究为基础, 三星电子打算继续去开展有关实际产品应用的后续研究工作。此项研究被权旭贤比作制作砖块的阶段,往后他们会如同借助砖块去建造房屋那般, 持续推进商业化研究。

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